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设计实体

设计实体是VHDL语言设计的基本单元，是最重要的数字逻辑系统抽象，它类似于电路原理图中所定义的模块符号，而不具体描述该模块的功能。它可以代表整个电子系统、一块电路板、一个芯片或一个门电路。既可以代表像微处理器那样复杂的电路，也可以代表像单个逻辑门那样简单的电路。设计实体由两部分组成：接口描述和一个或多个结构体。

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更新时间: 2016-07-06

设计实体

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