利用赛灵思Virtex-6 和 Spartan-6 FPGA 创建更快、更经济和功耗更低的存储器接口Xilinx

简介：新一代通信、网络和消费类电子产品的开发，对存储器的性能和密度提出了更高的的需求。同时，消费者和制造商也要求更低的初始成本和运营成本，最好还是受环境影响最小的解决方案。也就是说， 要求不断提高存储器性能和密度的同时，还要求存储器成本和功耗不断降低。这， 无疑让系统设计者的工作变得越来越艰难。

幸运的是，赛灵思设计了 Virtex-6 和 Spartan-6 FPGA 系列产品， 用来支持更快、更经济、功耗更低的存储器接口解决方案。面向 DDR 存储器标准（DDR2、DDR3）的 Virtex

问：FPGA内部生成的逻辑器件，其时序延迟是否是确定的，如何控制逻辑器件时序关系 ？
答： 某个逻辑器件的延迟是固定的。 设计中可以加时序约束，在布局布线完成后检查时序报告看所有的约束是否得到满足

问：你好，我以前使用Spartan3ADSP1800芯片。在设计时遇到的问题就是FPGA芯片引脚问题，在Xilinx的Fpga中，好多引脚都定义为输入引脚，这给设计带来很多不便，我想问问，在Spartan6和V6中，很多引脚的定义是不是还是被定义为只能作为输入使用？
答： 都是用户双向IO。

问：您好！我正在用Spartan3A1400a的MIG IP核，请问如何将自己逻辑部分的地址和数据值送入MIG里？我用了MIG核内的testbench 但不知怎么将外部的数据和地址值送进去？那里的例子是在testbench里的数据产生模块和地址产生模块产生的。另外，如果我用用户逻辑产生了，可以功能仿真吗？在例子中的tb文件中还用加哪些激励？谢谢！期待您的回复！
答： 使用testbenth不需要外部激励。用户的激励可以加到用户接口上。

问：以前Spartan3的器件每个LC含2个4-lut和2个DFF，请问Spartan6的一个LC有几个6-LUT和DFF?
答： Spartan6中每个slice中有4个6-LUT和8个FF

问：该存储器接口的数据库和地址库是如何分配的？
答： 起始和结束地址可以通过修改参数实现。

问：该FPGA对时钟要求严格吗？一般采用哪种晶体？
答： 争对不用应用来选择，比如片上的DCM，PLL，MMCM等时钟单元，对于输入时钟有频率，jitter，占空比等的要求。另外时钟质量影响整个设计的性能和频率

问：spartan6能支持的DDR2速度能达到多高？
答： 800Mbps

问：读写FIFO自己定义大小，还是定死的
答： 用户可以自定义

问：在V6和spartan6中，用BPI配置时，这两系列的FPGA是否规定了固定的IO口与Flash相连？
答： 都有固定的IO和Flash相连。

问：FPGA的存储器的抗静电性以及抗外界干扰的性能如何？
答： 请看ug116有关ESD级别的内容。