直接数字频率合成应用的频率规划ADI

简介：这次在线座谈将介绍直接数字频率合成(DDS)的构成和工作原理,详细分析DDS输出频谱,揭示DDS杂散的主要杂散源,说明如何容易和精确地计算任何已知工作条件下的输出频谱以及怎样进行最佳的DDS频率规划,以获得最佳的无杂散动态范围.

问：请介绍ADI的DDS参考设计工具的性能和价格.
答： You can log into http://www.analog.com/en/prod/0%2C2877%2CAD9954%2C00.html  to check the price and our DDS reference design

问：AD9858使用CPLD/FPGA控制，但是DDS输出与CPLD的时钟信号不同步，如何解决？
答： You can use the same RESET to reset both your CPLD/FPGA and AD9858. You can refer to our AN587. If you need further technical support, feel free to contact us via china.support@analog.com or 800 810 1742.

问：DDS的相位噪音受那些因素影响?基准时钟的抖动是否是主要原因?
答： The clock noise, the reconstruction filter and the will result in phase noise. Yes, the reference clock is a major factor.

问：对于500Mhz,8比特3.3v数据流来说,采用那款DDS比较合适？

答： I assume that you mean that you have 8-bit parallel data at 500MHz that you want to use to modulate an RF signal. This data rate is too high for our quadrature digital modulator DDS chips (such as the AD9857 - up to 50MSPS @ 14-bits I/Q).

I would

问：我用的是AD9854,串行配置，外部UPCLK，是不是一定要先对工作方式进行配置，再开时钟，然后在写控制字啊。我是直接开时钟然后进行配置的，怎么点频方式可以，其他都不行啊

答： 如果你是用Update,确实是要先配置，再开时钟，写控制字。如果是内部UPCLK，就没这个问题

问：ADI公司的DDS芯片产生正弦波的频率有没有下限,在什么频段最理想?
答： 我们输出的下限就是分辨率的最小值，你可以根据频率寄存器的位数进行计算。我们建议你的输出频率在你输入频率的40%以下。

问：请介绍相位累加器对DDS的影响.谢谢!
答： The phase register mainly add the tuning word value to generate the specific frequency

问：想要产生噪声信号，（我指的是有用的噪声，因为信号源的话要能提供所有波形），还有如何产生随机波形，选择什么型号的DDS电路芯片？
答： 我认为你指的随机波形包含二部分，其一是频率可调，其二是波形可变。频率可调可以通过DDS来实现，当然输出的最大频率也是有限制的。波形可变只能通过增加额外的电路来实现，因为DDS的输出都是Sin信号。 选择什么样的DDS要根据你所需要的频率和相噪来决定

问：DDS和模拟PLL相比有何特点?
答： DDS
Extremely high frequency resolution
Agile – no settling time or overshoot for frequency shifts
Can be phase and amplitude modulated
Multiple DDSs can be synchronized
Inherently digitally controlled

Requires DDS clock more t

问：如何设计DDS的输出滤波器?能否用AD9850为例来说明?
答： Normally, the easiest way is to refer to our EVB. For example, you can find the AD9850 filter from its EVB design. For further technical support, contact us via 800 810 1742 or china.support@analog.com.