嵌入式存储器

嵌入式存储器是指固化在电子产品内部的储存器，区别于U盘、各类储存卡等可插拔的储存器。嵌入式存储器由于面向具体应用，同时集成了控制器、接口电路等外围器件，因此对供应商的技术支持与产业链整合能力提出了较高的要求。

图1 SoC中各种逻辑的比重

随着超大规模集成电路工艺的发展，人类已经进入了超深亚微米时代。先进的工艺使得人们能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的SoC（片上系统）。作为SoC重要组成部分的嵌入式存储器，在SoC中所占的比重（面积）将逐渐增大。到2010 年，约90%的硅片面积都将被具有不同功能的存储器所占据。

另一方面，微处理器的速度以每年60%递增，但主存的速度每年仅增长10%左右。二者之间的性能差异越来越大。计算机设计者们面临了“存储器障碍（Memory Wall）”问题，存储器带宽成为限制系统性能最严重的瓶颈之一。这一瓶颈也迫使人们将越来越大的存储器与处理器集成在一起，利用片上总线的带宽优势，以更高的速度向处理器提供数据。

其实嵌入式存储器早已不是新鲜事物，实际上，通用微处理器中的寄存器、一级Cache、二级Cache都是“嵌入”在芯片中的高速存储器。大容量的 Cache对于提升CPU性能的作用非常明显。Intel先进的Itanium 2处理器已经集成了3MB的三级Cache。嵌入式存储器的优势已经开始被IC设计者们所青睐。

将存储器集成在片上之后，我们可以在片内设计非常宽的总线，不再采用I/O引脚和带宽受限的片外总线。并且由于避免了驱动大的I/O电容，片内的频率将大大提高。这样，嵌入式存储器就能够为其他片上逻辑提供更高的数据带宽。例如，如果设计256位的嵌入式DRAM总线，使其工作在500MHz频率下，那么其峰值带宽就可以达到128Gb/s，这是目前最先进的DDR存储器都望尘莫及的。

片外互连需要很大的I/O驱动，以克服封装和PCB布线的电容与阻抗，从而限制了片外存储系统的工作速度。另外，驱动大型的I/O缓冲所产生的巨大功耗，对于采用电池供电的便携式应用是非常不利的。而嵌入式存储器避免了大的I/O驱动，同时可以采用降频、降压、待机等灵活的低功耗设计方法，有效降低系统功耗。例如，采用嵌入式DRAM的单片图形控制器的平均功耗在500～750mW，相比多芯片方案的2.5W降低了75%的功耗。

通过专门的定制设计和结构优化，嵌入式存储器可以很好的解决存储粒度的问题。例如，图像帧缓冲器的大小取决于所需的分辨率、色彩深度、3D渲染能力等因素。而单颗存储器的密度往往跨越较大，用户能够购买的容量一般都大大超过了实际需要的容量，造成了不必要的成本浪费和功耗。片上存储器的密度是可以灵活定制的，设计者可以根据用户的需要设置存储阵列的形状、朝向和位置，或者采用多个子阵列，从而实现与其余逻辑更简化、高速的互连，优化了整个系统的结构。

图2 NEC的MIM结构的嵌入式DRAM剖面

通过将多个芯片集成在一起，减少了元件个数，节省了PCB面积，我们能够采用更小、更紧凑的系统实现给定的功能。这对于移动计算、通信产品、智能卡、汽车电子等嵌入式应用来说都是非常必要的。另外，将存储器和逻辑集成在一块芯片上降低了多片分别封装的成本，提高了系统的可靠性和电磁兼容性。

更好的工艺缩放特性
随着工艺的进步和电路设计水平的提高，人们逐步实现了嵌入式存储器与常规CMOS逻辑工艺的兼容，从而使嵌入式存储器也能够按比例缩减单元尺寸，提供更快的访问速度和更高的存储密度。NEC就克服了低温电容的难题，推出了的180nm工艺下MIS结构的嵌入式DRAM和150nm工艺下MIM结构的全金属嵌入式DRAM，并实现了与CMOS逻辑工艺的兼容，如图2所示。

逻辑工艺和存储器工艺从本质上来说是不同的，某些地方甚至是矛盾的。首先，二者的互连需求不同。存储器非常规整，常成块出现，所需的互连比较少。而逻辑模块常常散列在芯片各个地方，对互连的要求很高。其次，二者的金属工艺层次不同。逻辑工艺共4～6层，其中只有1～2层多晶，其余为金属层。而存储器工艺常常需要4层以上的多晶。每增加一层金属或者多晶都会增大成本、复杂性和制造时间。

逻辑设计中要使用较宽的金属线中心距，以减小阻抗和布线延迟，而DRAM设计中为了保证紧凑的阵列结构，常使用较窄较慢的金属线。标准逻辑的工艺常采用较薄的栅氧层，以降低开启电压，减少开关时间，实现高速操作。而存储器工艺常使用较厚的栅氧层，以减少漏电流，减少刷新操作（DRAM必须的），从而降低功耗，同时还能够改善数据保持特性，增强cell对编程高电压、电场的抵御能力。另外，Flash等存储器需要高电压编程，相应需要大量的隔离电路，从而增大了制造复杂性和芯片设计难度。

随着逻辑工艺尺寸的不断缩减，需要制作电容的嵌入式DRAM、FeRAM、MRAM等存储器面临难以同步缩小的难题，因为缩小的电容无法存储足够的电荷，可靠性大大降低。

因此，限制嵌入式存储器发展的最大障碍就是与CMOS逻辑工艺的兼容问题，虽然有所突破，但是距离成熟的普及应用还有很长的路要走。

 嵌入式存储器面临的成品率问题来源于两个方面：首先，嵌入式存储器的设计规则比常规CMOS逻辑规则更加大胆，容易带来制造缺陷和可靠性问题。另外，正如图1所示，存储器在SoC中所占的比重越来越高，因此SoC的总成品率在很大程度上取决于存储器的成品率。

通过设置冗余存储单元的方式可以提高成品率，但是如何检测和定位存储器中的缺陷，如何分配冗余单元，都需要涉及缺陷分布的工艺制造知识，需要相应工艺下存储器设计的经验和历史统计信息，才能决定合适的冗余单元类型和数量。过多的冗余单元意味着不必要的芯片面积和制造成本。

另外，在设计存储器IP模块（宏单元）的时候，就对其进行工艺验证和成品率优化，从而在集成到SoC中之前完成优化工作，可以缩短SoC的迭代周期和量产时间。

为了提高成品率，减小测试开销，新一代的嵌入式存储器通常拥有内建的扫描锁存器和扫描路径，以及BIST（Built-In-Self-Test，内建自测）逻辑和BISR（Built-In-Self-Repair）电路。这些诊断电路能够确定缺陷存储单元的位置，并采用地址映射逻辑自动映射到冗余的地址空间。BISR方法增加了地址的建立时间，而且必须与其他CMOS逻辑有机结合，才能形成高效的测试引擎，否则反而会成为高速逻辑的负担。 

嵌入式SRAM（eSRAM）是最早、最成熟的嵌入式存储器，广泛应用在通用CPU的片内高速缓存、网络处理器中的帧缓冲器等领域。嵌入式SRAM 基于标准的CMOS逻辑工艺，在制作时不需要增加额外的工艺步骤。传统的eSRAM都是六管结构，单元尺寸较大，难以实现大规模的集成。因此，人们相继研制出了单管（1T）和四管（4T）eSRAM结构。

图3 4T无负载SRAM单元

Mosys公司提出的1T SRAM单元包括一个电容和一个访问管，与平面DRAM单元非常相似，只是用一个MOS结构代替了DRAM的电容。这种单元的面积只有传统SRAM单元的 1/3到1/4，并且容易按比例缩小。但是这种MOS电容能够存储的电荷比较少，需要专门的线性偏置电路来进行补偿，软误差率（SER）也较高。

无负载四管CMOS SRAM单元的尺寸只有传统六管单元的56%，能够提高存储容量和工作速度。但是这种存储单元要求能够产生精确的时序信号，保证在不同的温度条件下静态数据的保持特性，并且要克服单元电流小、位线耦合电容大等不利影响。图3给出了4T SRAM的结构。 

随着微电子工艺的发展，eSRAM面临的最大问题就是漏电流的问题。eSRAM的漏流包括亚阈漏流、GIDL（Gate Induced Drain Leakage和栅极隧穿电流。在90nm工艺下，亚阈漏流和GIDL就开始明显增大，在65nm工艺下，栅极的隧穿漏流也将变大。为了减少漏流，一种办法就是在SRAM单元中使用相对较高的阈值电压Vth。另外为了保持性能，在SRAM单元中使用较高的电源电压Ｖdd，这样也有利于SRAM单元保持较高的静态噪声容限（static noise margin，SNM)。但是高Vdd使芯片设计更加复杂，还要解决eSRAM和逻辑之间电源线的隔离与布线问题。还有一些电路设计技术研究如何在待机模式下抬高阈值电压Vth，在工作模式下降低Vth。